第1章  數(shù)字邏輯基礎(chǔ) 1
1．1  模擬信號 1
1．2  數(shù)字信號 2
1．3  模擬電路與數(shù)字電路 2
1．4  數(shù)制 4
1．5  數(shù)制間的轉(zhuǎn)換 6
1．5．1  任意進(jìn)制轉(zhuǎn)換成十進(jìn)制 6
1．5．2  十進(jìn)制轉(zhuǎn)換成任意進(jìn)制 6
1．5．3  二進(jìn)制與八進(jìn)制間的轉(zhuǎn)換 7
1．5．4  二進(jìn)制與十六進(jìn)制間的轉(zhuǎn)換 8
1．6  代碼 8
1．6．1  二-十進(jìn)制代碼 8
1．6．2  格雷碼 9
1．6．3  字符代碼 9
1．7  二進(jìn)制代碼的表示法 10
1．8  帶符號二進(jìn)制數(shù)的表示法 10
1．8．1  二進(jìn)制正數(shù)表示法 10
1．8．2  二進(jìn)制負(fù)數(shù)表示法 10
1．8．3  帶符號二進(jìn)制數(shù)的運(yùn)算 11
1．9  偏移碼 12
習(xí)題 12
第2章  邏輯門電路 14
2．1  概述 14
2．2  邏輯門電路介紹 14
2．2．1  基本邏輯門電路 14
2．2．2  復(fù)合邏輯門電路 15
2．3  TTL集成門電路 17
2．3．1  TTL集成電路概述 17
2．3．2  TTL與非門 18
2．3．3  TTL與非門的電氣特性 20
2．3．4  其他類型TTL門電路 22
2．3．5  TTL電路的改進(jìn)系列 27
2．4  MOS門電路 28
2．4．1  NMOS門電路 28
2．4．2  CMOS 電路 30
2．4．3  CMOS電路特點(diǎn) 32
2．4．4  集成電路使用注意事項 32
*2．5  TTL與CMOS電路的連接 33
*2．6  TTL、CMOS常用芯片介紹 34
習(xí)題 35
第3章  邏輯代數(shù)基礎(chǔ) 41
3．1  邏輯代數(shù)運(yùn)算法則 41
3．1．1  基本邏輯運(yùn)算 41
3．1．2  邏輯代數(shù)的基本定律 42
3．1．3  邏輯代數(shù)的基本規(guī)則 42
3．1．4  邏輯代數(shù)常用公式 43
3．2  邏輯函數(shù)的標(biāo)準(zhǔn)形式 43
3．2．1  最小項和標(biāo)準(zhǔn)與或式 43
3．2．2  最大項和標(biāo)準(zhǔn)或與式 45
3．2．3  最大項與最小項的關(guān)系 46
3．3  邏輯函數(shù)的公式化簡法 47
3．4  邏輯函數(shù)的卡諾圖化簡法 48
3．4．1  卡諾圖 48
3．4．2  用卡諾圖表示邏輯函數(shù) 49
3．4．3  用卡諾圖化簡邏輯函數(shù) 49
3．4．4  具有隨意項的邏輯函數(shù)化簡 51
3．4．5  引入變量卡諾圖 52
習(xí)題 53
第4章  組合邏輯電路 59
4．1  組合邏輯電路分析 59
4．2  組合邏輯電路設(shè)計 60
4．3  編碼器 63
4．3．1  普通編碼器 63
4．3．2  優(yōu)先編碼器 64
4．4  譯碼器 67
4．4．1  二進(jìn)制譯碼器 67
4．4．2  碼制變換譯碼器 70
4．4．3  顯示譯碼器 71
4．5  數(shù)據(jù)選擇器 75
4．5．1  數(shù)據(jù)選擇器 75
4．5．2  數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù) 76
4．6  數(shù)值比較器 78
4．6．1  一位數(shù)值比較器 79
4．6．2  四位數(shù)值比較器7485 79
4．6．3  數(shù)值比較器的位數(shù)擴(kuò)展 80
4．7  加法電路 80
4．7．1  半加器 81
4．7．2  全加器 81
4．7．3  超前進(jìn)位加法器74283 82
*4．8  組合邏輯電路的競爭冒險 84
4．8．1  競爭冒險的分類與判別 84
4．8．2  競爭冒險消除方法 85
習(xí)題 86
第5章  觸發(fā)器 92
5．1  電平觸發(fā)的觸發(fā)器 92
5．1．1  由與非門構(gòu)成的基本RS觸發(fā)器 92
5．1．2  時鐘觸發(fā)器 96
5．2  脈沖觸發(fā)的觸發(fā)器 100
5．2．1  主從RS觸發(fā)器 100
5．2．2  主從JK觸發(fā)器 101
5．3  邊沿觸發(fā)的觸發(fā)器 105
5．3．1  TTL邊沿觸發(fā)器 105
5．3．2  CMOS邊沿觸發(fā)器 107
5．4  觸發(fā)器的分類和區(qū)別 110
*5．5  觸發(fā)器之間的轉(zhuǎn)換 112
5．6  觸發(fā)器的典型應(yīng)用 112
習(xí)題 114
第6章  時序邏輯電路 119
6．1  時序邏輯電路的基本概念 119
6．1．1  時序邏輯電路的結(jié)構(gòu)及特點(diǎn) 119
6．1．2  時序邏輯電路的分類 120
6．1．3  時序邏輯電路的表示方法 120
6．2  同步時序邏輯電路的一般分析方法 121
6．3  同步時序邏輯電路的設(shè)計 124
6．4  計數(shù)器 131
6．4．1  4位二進(jìn)制同步集成計數(shù)器74161 131
6．4．2  8421BCD碼同步加法計數(shù)器74160 133
6．4．3  同步二進(jìn)制加法計數(shù)器74163 134
6．4．4  二-五-十進(jìn)制異步加法計數(shù)器74290 134
6．4．5  集成計數(shù)器的應(yīng)用 135
6．5  寄存器 140
6．5．1  寄存器74175 140
6．5．2  移位寄存器 141
6．5．3  集成移位寄存器74194 143
6．5．4  移位寄存器構(gòu)成的移位型計數(shù)器 144
*6．6  序列信號發(fā)生器 147
6．6．1  計數(shù)型序列信號發(fā)生器 147
6．6．2  移位型序列信號發(fā)生器 147
習(xí)題 150
第7章  脈沖波形的產(chǎn)生與變換 155
7．1  555定時器 155
7．2  施密特觸發(fā)器 156
7．2．1  555定時器構(gòu)成的施密特觸發(fā)器 156
7．2．2  門電路構(gòu)成的施密特觸發(fā)器 157
7．2．3  集成施密特觸發(fā)器 159
7．2．4  施密特觸發(fā)器的應(yīng)用 159
7．3  單穩(wěn)態(tài)觸發(fā)器 161
7．3．1  TTL與非門組成的微分型單穩(wěn)態(tài)觸發(fā)器 161
7．3．2  555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 163
7．3．3  集成單穩(wěn)態(tài)觸發(fā)器 164
7．3．4  單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 166
7．4  多諧振蕩器 169
7．4．1  555定時器構(gòu)成的多諧振蕩器 169
7．4．2  TTL與非門構(gòu)成的多諧振蕩器 171
7．4．3  石英晶體振蕩器 173
7．4．4  施密特觸發(fā)器構(gòu)成的多諧振蕩器 173
7．4．5  多諧振蕩器的應(yīng)用 175
習(xí)題 176
第8章  數(shù)字系統(tǒng)設(shè)計基礎(chǔ) 180
8．1  數(shù)字系統(tǒng)概述 180
8．1．1  數(shù)字系統(tǒng)結(jié)構(gòu) 180
8．1．2  數(shù)字系統(tǒng)的定時 180
8．1．3  數(shù)字系統(tǒng)設(shè)計的一般過程 181
8．2  算法狀態(tài)機(jī)――ASM圖表 181
8．2．1  ASM圖表符號 181
8．2．2  ASM圖表的含義 183
8．2．3  ASM圖表的建立 184
8．3  數(shù)字系統(tǒng)設(shè)計 185
習(xí)題 193
第9章  數(shù)模與模數(shù)轉(zhuǎn)換 196
9．1  數(shù)模轉(zhuǎn)換電路 196
9．1．1  數(shù)模轉(zhuǎn)換關(guān)系 196
9．1．2  權(quán)電阻網(wǎng)絡(luò)DAC 197
9．1．3  R-2R 梯形電阻網(wǎng)絡(luò)DAC 198
9．1．4  R-2R倒梯形電阻網(wǎng)絡(luò)DAC 199
9．1．5  電流激勵DAC 200
9．1．6  集成數(shù)模轉(zhuǎn)換電路 200
9．1．7  數(shù)模轉(zhuǎn)換的主要技術(shù)指標(biāo) 205
9．2  模數(shù)轉(zhuǎn)換電路 207
9．2．1  ADC的工作過程 207
9．2．2  并行比較ADC 209
9．2．3  并/串型ADC 211
9．2．4  逐次逼近型ADC 212
9．2．5  雙積分ADC 214
9．2．6  集成模數(shù)轉(zhuǎn)換電路 216
9．2．7  模數(shù)轉(zhuǎn)換的主要技術(shù)指標(biāo) 218
習(xí)題 219
第10章  半導(dǎo)體存儲器及可編程邏輯器件 223
10．1  半導(dǎo)體存儲器概述 223
10．1．1  半導(dǎo)體存儲器的分類 223
10．1．2  存儲器的技術(shù)指標(biāo) 224
10．2  隨機(jī)存儲器RAM 224
10．2．1  RAM的基本結(jié)構(gòu) 225
10．2．2  RAM芯片簡介 228
10．2．3  RAM的容量擴(kuò)展 229
10．3  只讀存儲器ROM 231
10．3．1  ROM的分類 231
10．3．2  ROM的結(jié)構(gòu)與基本原理 232
10．3．3  ROM應(yīng)用 233
10．4  可編程邏輯器件PLD 236
10．4．1  可編程邏輯器件概述 236
10．4．2  可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法 237
10．4．3  復(fù)雜可編程邏輯器件CPLD 239
10．4．4  現(xiàn)場可編程門陣列FPGA 243
10．4．5  CPLD/FPGA設(shè)計方法與編程技術(shù) 247
習(xí)題 250
第11章  硬件描述語言Verilog HDL 256
11．1  Verilog HDL的基本知識 256
11．1．1  什么是Verilog HDL 256
11．1．2  Verilog HDL的發(fā)展歷史 256
11．1．3  Verilog HDL程序的基本結(jié)構(gòu) 257
11．2  Verilog HDL的基本元素 259
11．2．1  注釋符 259
11．2．2  標(biāo)識符 260
11．2．3  關(guān)鍵字 260
11．2．4  間隔符 260
11．2．5  操作符 260
11．2．6  數(shù)據(jù)類型 264
11．3  Verilog HDL的基本語句 269
11．3．1  過程結(jié)構(gòu)語句 269
11．3．2  語句塊 271
11．3．3  時序控制 272
11．3．4  賦值語句 273
11．3．5  分支語句 274
11．3．6  循環(huán)語句 275
11．4  Verilog HDL程序設(shè)計實例 277
11．4．1  基本邏輯門電路設(shè)計 277
11．4．2  組合邏輯電路設(shè)計 280
11．4．3  時序邏輯電路設(shè)計 286
11．4．4  數(shù)字系統(tǒng)設(shè)計實例 291
11．5  Verilog HDL的模擬仿真 294
11．5．1  Quartus II開發(fā)軟件 294
11．5．2  仿真實例 296
習(xí)題 303
參考文獻(xiàn) 304