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內(nèi)容簡介:　　《DSP/FPGA嵌入式實時處理技術(shù)及應(yīng)用》以DSP處理器提高處理速度的方法為主線，介紹了流水線、并行結(jié)構(gòu)、哈佛結(jié)構(gòu)、數(shù)據(jù)傳輸、多核眾核等處理器常用結(jié)構(gòu)，總結(jié)了DSP處理器的典型結(jié)構(gòu)和發(fā)展體系，同時給出了典型DSP系統(tǒng)硬件結(jié)構(gòu)、開發(fā)編程方法和系統(tǒng)實例，詳細(xì)介紹了多核DSP處理器的設(shè)計、開發(fā)和在實時處理中的應(yīng)用；并介紹了DSP多片互連與FPGA的應(yīng)用，包括FPGA對ADC采樣的控制、基于FPGA的正交采樣和數(shù)字下變頻、脈沖壓縮和FPGA與DSP之間的接口設(shè)計等。
　　《DSP/FPGA嵌入式實時處理技術(shù)及應(yīng)用》可作為電子類本科高年級學(xué)生和研究生專業(yè)選修課教材。

作者簡介:2011-今 北京航空航天大學(xué) 電子信息工程學(xué)院 教授/博導(dǎo)；任電子信息工程學(xué)院副院長；兼任電子信息工程學(xué)院教學(xué)實驗中心副主任。

目錄:目 錄__eol__第1章 緒論 1__eol__1．1 數(shù)字信號處理概述 1__eol__1．2 數(shù)字信號處理系統(tǒng)實現(xiàn)方法 6__eol__1．2．1 ASIC集成電路 6__eol__1．2．2 DSP數(shù)字信號處理器 6__eol__1．2．3 FPGA 7__eol__1．2．4 其他數(shù)字信號處理器 7__eol__1．2．5 常用數(shù)字信號處理系統(tǒng)優(yōu)缺點比較 8__eol__1．3 數(shù)字信號處理芯片發(fā)展歷程 8__eol__1．3．1 ASIC芯片發(fā)展 8__eol__1．3．2 DSP芯片發(fā)展 8__eol__1．3．3 FPGA的發(fā)展 11__eol__1．4 數(shù)字信號處理的應(yīng)用 11__eol__第2章 DSP實時處理與數(shù)制表示 12__eol__2．1 數(shù)字信號處理系統(tǒng)概述 12__eol__2．2 數(shù)字模擬轉(zhuǎn)換 16__eol__2．2．1 定點數(shù) 16__eol__2．2．2 浮點數(shù) 25__eol__2．2．3 ADC采樣中的數(shù)值量化 30__eol__2．2．4 DAC重構(gòu)過程 31__eol__2．3 實時信號處理 32__eol__2．3．1 數(shù)據(jù)流處理方法 32__eol__2．3．2 數(shù)據(jù)流處理 33__eol__2．3．3 數(shù)據(jù)塊處理 33__eol__2．4 DSP的處理速度 35__eol__2．4．1 DSP執(zhí)行程序時間估計方法 35__eol__2．4．2 DSP性能指標(biāo) 37__eol__第3章 DSP處理結(jié)構(gòu)與數(shù)據(jù)傳輸 39__eol__3．1 硬件乘法器和乘加單元 39__eol__3．2 零開銷循環(huán) 40__eol__3．3 環(huán)形buffer 45__eol__3．4 碼位倒序 48__eol__3．5 哈佛結(jié)構(gòu) 50__eol__3．6 流水線技術(shù) 53__eol__3．7 超標(biāo)量與超長指令字處理器 66__eol__3．7．1 超標(biāo)量處理器 67__eol__3．7．2 超長指令字（VLIW）處理器 68__eol__3．7．3 超標(biāo)量與超長指令字（VLIW）的區(qū)別 70__eol__3．8 多核處理器簡介 70__eol__3．9 CPU和DSP比較 71__eol__3．10 DSP的傳輸速度 73__eol__3．10．1 DMA控制技術(shù) 73__eol__3．10．2 DMA控制器與傳輸操作 74__eol__3．11 總結(jié) 77__eol__第4章 DSP芯片構(gòu)成與開發(fā)流程 79__eol__4．1 DSP芯片的基本結(jié)構(gòu) 79__eol__4．1．1 典型TMS320C6678的基本結(jié)構(gòu) 79__eol__4．1．2 TMS320C6678常用引腳分類 83__eol__4．1．3 TMS320C6678算法處理性能 84__eol__4．2 DSP中數(shù)據(jù)傳輸和處理方法 85__eol__4．2．1 TMS320C6000高效數(shù)據(jù)訪問與傳輸方法 85__eol__4．2．2 TMS320C6000中數(shù)據(jù)處理方法的優(yōu)化 106__eol__4．3 DSP系統(tǒng)常用的編程和控制方法 112__eol__4．3．1 TMS320C6678中CMD文件的編寫 113__eol__4．3．2 TMS320C6678中系統(tǒng)初始化 120__eol__4．4 DSP的中斷配置與使用 126__eol__4．4．1 TI C6000 DSP的基本中斷機制 126__eol__4．4．2 TMS320C6678的中斷控制結(jié)構(gòu)與配置方法 131__eol__4．5 DSP系統(tǒng)開發(fā)環(huán)境與調(diào)試工具 137__eol__4．5．1 CCSv5開發(fā)平臺 137__eol__4．5．2 DSP/BIOS的使用 143__eol__4．5．3 系統(tǒng)分析和測試工具 153__eol__第5章 多芯片互連與高速串行I/O應(yīng)用 156__eol__5．1 并行處理系統(tǒng)互連結(jié)構(gòu) 156__eol__5．2 DSP并行處理系統(tǒng)中常用的互連結(jié)構(gòu) 157__eol__5．2．1 利用外部存儲器接口組成并行結(jié)構(gòu) 157__eol__5．2．2 ADI公司多處理器并行結(jié)構(gòu) 158__eol__5．2．3 TI公司多處理器并行結(jié)構(gòu) 159__eol__5．3 DSP互連技術(shù)總結(jié) 161__eol__5．4 高速串行I/O發(fā)展過程 162__eol__5．5 RapidIO互連技術(shù)與應(yīng)用 167__eol__5．5．1 RapidIO技術(shù)簡介 167__eol__5．5．2 FPGA中RapidIO設(shè)計 170__eol__5．5．3 DSP中RapidIO應(yīng)用 174__eol__5．6 PCIe互連技術(shù)與應(yīng)用 176__eol__5．6．1 PCIe技術(shù)簡介 177__eol__5．6．2 FPGA中PCIe設(shè)計 181__eol__5．6．3 DSP中PCIe設(shè)計 186__eol__5．7 SRIO和PCIe互連技術(shù)比較 188__eol__第6章 實時信號處理系統(tǒng) 190__eol__6．1 實時信號處理機的基本結(jié)構(gòu) 190__eol__6．2 高性能實時信號處理機系統(tǒng)設(shè)計 191__eol__6．2．1 FPGA功能設(shè)計 192__eol__6．2．2 DSP功能設(shè)計 193__eol__6．2．3 系統(tǒng)通信接口設(shè)計 195__eol__6．3 電源及時鐘電路設(shè)計 197__eol__6．3．1 電源設(shè)計 197__eol__6．3．2 系統(tǒng)時鐘設(shè)計 199__eol__6．4 硬件電路設(shè)計 206__eol__6．4．1 整體布局布線 206__eol__6．4．2 PCB布局 206__eol__6．5 系統(tǒng)功能調(diào)試 207__eol__6．5．1 系統(tǒng)電源調(diào)試 207__eol__6．5．2 系統(tǒng)時鐘調(diào)試 213__eol__6．5．3 系統(tǒng)FPGA功能調(diào)試 217__eol__6．5．4 系統(tǒng)DSP功能調(diào)試 220__eol__6．6 系統(tǒng)性能 229__eol__第7章 FPGA在實時處理中的應(yīng)用 230__eol__7．1 系統(tǒng)概述 230__eol__7．2 FPGA對ADC采樣控制 232__eol__7．3 基于FPGA的正交采樣和數(shù)字下變頻 234__eol__7．4 脈沖壓縮模塊 239__eol__7．5 FPGA之間數(shù)據(jù)傳輸互連接口設(shè)計 243__eol__7．6 FPGA與DSP之間互連接口設(shè)計 245__eol__7．6．1 FPGA與DSP之間SRIO接口設(shè)計 245__eol__7．6．2 FPGA與DSP之間PCIe接口設(shè)計 247__eol__7．6．3 FPGA與DSP之間EMIF接口設(shè)計 248__eol__第8章 DSP在雷達(dá)信號處理中的應(yīng)用 252__eol__8．1 TMS320C6678信號處理系統(tǒng)硬件結(jié)構(gòu) 252__eol__8．2 TMS320C6678信號處理流程程序設(shè)計 253__eol__8．2．1 中斷向量表及CMD文件編寫 254__eol__8．2．2 系統(tǒng)初始化 260__eol__8．2．3 多核啟動 261__eol__8．2．4 從FPGA中獲取指令參數(shù)和脈沖壓縮數(shù)據(jù) 261__eol__8．2．5 數(shù)據(jù)處理 262__eol__8．3 系統(tǒng)中不同處理器間的數(shù)據(jù)傳輸 275__eol__8．3．1 DSP與FPGA之間的數(shù)據(jù)通信 275__eol__8．3．2 DSP間高速串行口數(shù)據(jù)通信 282__eol__第9章 多核DSP在實時處理中的應(yīng)用 285__eol__9．1 Keystone多核架構(gòu) 285__eol__9．1．1 IPC核間通信 285__eol__9．1．2 多核導(dǎo)航器 289__eol__9．2 多核程序設(shè)計 291__eol__9．2．1 多核一致性 291__eol__9．2．2 MCSDK多核開發(fā) 297__eol__9．3 多核信號處理 297__eol__9．3．1 多核大數(shù)FFT算法 298__eol__9．3．2 多核大數(shù)FFT任務(wù)分配 298__eol__9．3．3 多核大數(shù)FFT性能比較 301__eol__第10章 多核/眾核DSP系統(tǒng)結(jié)構(gòu)與開發(fā)應(yīng)用 302__eol__10．1 概述 302__eol__10．2 NVIDIA GPU Fermi GTX470的LFM-PD處理系統(tǒng) 302__eol__10．2．1 Fermi GPU的硬件結(jié)構(gòu) 304__eol__10．2．2 Fermi GPU的軟件編程 307__eol__10．3 PD-LFM算法的GPU實現(xiàn) 308__eol__10．3．1 CPU-GPU的數(shù)據(jù)傳輸與內(nèi)存分配 309__eol__10．3．2 GPU中的FFT與IFFT 309__eol__10．3．3 GPU中的匹配濾波、加窗與求模 311__eol__10．3．4 GPU中的矩陣轉(zhuǎn)置 312__eol__10．3．5 GPU中的CFAR操作 313__eol__10．4 眾核處理器Tile64 313__eol__10．4．1 Tile64眾核處理器架構(gòu) 314__eol__10．4．2 基于Tile64的LFM-PD處理解決方案 315__eol__參考文獻 317