內(nèi)容簡(jiǎn)介:　　《21世紀(jì)重點(diǎn)大學(xué)規(guī)劃教材：數(shù)字邏輯（第2版）》根據(jù)“計(jì)算機(jī)學(xué)科教學(xué)計(jì)劃大綱”編寫。全書共9章，主要內(nèi)容包括數(shù)字邏輯基礎(chǔ)、邏輯代數(shù)基礎(chǔ)、集成門電路、組合邏輯電路、觸發(fā)器、同步時(shí)序邏輯電路、異步時(shí)序邏輯電路、硬件描述語言VerilogHDL、脈沖波形的產(chǎn)生與整形等?！?1世紀(jì)重點(diǎn)大學(xué)規(guī)劃教材：數(shù)字邏輯（第2版）》不僅介紹了經(jīng)典的數(shù)字邏輯分析設(shè)計(jì)方法，而且介紹了數(shù)字電路與邏輯設(shè)計(jì)的一些最新內(nèi)容。
　　《21世紀(jì)重點(diǎn)大學(xué)規(guī)劃教材：數(shù)字邏輯（第2版）》可作為高等學(xué)校計(jì)算機(jī)、信息、電子工程、自動(dòng)控制、通信等專業(yè)的教材，也可作為成人教育相關(guān)專業(yè)的教材，并可作為相關(guān)專業(yè)科技人員的參考書。

目錄:出版說明
前言

第1章 數(shù)字邏輯基礎(chǔ)
1.1 概述
1.1.1 數(shù)字邏輯研究的對(duì)象及方法
1.1.2 數(shù)字電路的發(fā)展
1.1.3 數(shù)字電路的分類
1.2 數(shù)制及其轉(zhuǎn)換
1.2.1 進(jìn)位計(jì)數(shù)制
1.2.2 二進(jìn)制
1.2.3 數(shù)制轉(zhuǎn)換
1.3 帶符號(hào)數(shù)的代碼表示
1.3.1 原碼及其運(yùn)算
1.3.2 反碼及其運(yùn)算
1.3.3 補(bǔ)碼及其運(yùn)算
1.3.4 符號(hào)位擴(kuò)展
1.4 數(shù)的定點(diǎn)與浮點(diǎn)表示
1.5 數(shù)碼和字符的編碼
1.5.1 BCD編碼
1.5.2 格雷碼
1.5.3 字符編碼
1.5.4 奇偶校驗(yàn)碼
1.6 習(xí)題

第2章 邏輯代數(shù)基礎(chǔ)
2.1 邏輯代數(shù)的基本概念
2.1.1 邏輯代數(shù)的定義
2.1.2 邏輯代數(shù)的基本運(yùn)算
2.1.3 邏輯代數(shù)的復(fù)合運(yùn)算
2.1.4 邏輯函數(shù)的表示法及邏輯函數(shù)的相等
2.2 邏輯代數(shù)的基本定律、規(guī)則和常用公式
2.2.1 基本定律
2.2.2 重要規(guī)則
2.3 邏輯函數(shù)表達(dá)式的形式與變換
2.3.1 邏輯函數(shù)表達(dá)式的基本形式
2.3.2 邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式
2.3.3 邏輯函數(shù)表達(dá)式的轉(zhuǎn)換
2.4 邏輯函數(shù)的化簡(jiǎn)
2.4.1 代數(shù)化簡(jiǎn)法
2.4.2 卡諾圖化簡(jiǎn)法
2.4.3 包含無關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn)
2.4.4 多輸出邏輯函數(shù)的化簡(jiǎn)
2.5 習(xí)題

第3章 集成門電路
3.1 概述
3.2 門電路的符號(hào)及特性
3.2.1 簡(jiǎn)單邏輯門
3.2.2 復(fù)合邏輯門電路
3.2.3 正邏輯和負(fù)邏輯
3.3 TTL門電路
3.3.1 TTL與非門
3.3.2 TTL邏輯門的外特性
3.3.3 集電極開路輸出門（OC門）和三態(tài)輸出門（TS門）
3.4 CMOS 集成邏輯門電路
3.4.1 CMOS反相器（非門）
3.4.2 CMOS與非門
3.4.3 CMOS或非門
3.4.4 CMOS 三態(tài)門
3.4.5 CMOS漏極開路輸出門（OD門）
3.4.6 CMOS傳輸門
3.5 TTL和CMOS之間的接口電路
3.5.1 用TTL門驅(qū)動(dòng)CMOS門
3.5.2 用CMOS門驅(qū)動(dòng)TTL門
3.6 習(xí)題

第4章 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析
4.2.1 組合電路的分析步驟
4.2.2 組合電路的分析舉例
4.3 組合邏輯電路的設(shè)計(jì)
4.3.1 設(shè)計(jì)步驟
4.3.2 設(shè)計(jì)舉例
4.4 加法器
4.4.1 半加器和全加器
4.4.2 加法器模塊
4.4.3 加法器的應(yīng)用
4.5 數(shù)值比較器
4.5.1 1位數(shù)值比較器
4.5.2 4位數(shù)值比較器
4.5.3 集成比較器的應(yīng)用
4.6 編碼器和譯碼器
4.6.1 編碼器
4.6.2 編碼器的應(yīng)用
4.6.3 譯碼器
4.6.4 譯碼器的應(yīng)用
4.7 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
4.7.1 數(shù)據(jù)選擇器
4.7.2 數(shù)據(jù)選擇器的應(yīng)用
4.7.3 數(shù)據(jù)分配器
4.8 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)
4.8.1 競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象
4.8.2 怎樣判定電路中有無險(xiǎn)象
4.8.3 險(xiǎn)象的消除和減弱
4.9 組合邏輯電路的應(yīng)用
4.9.1 用全加器將2位8421BCD碼變換成二進(jìn)制代碼
4.9.2 數(shù)據(jù)傳輸系統(tǒng)
4.10 習(xí)題

第5章 觸發(fā)器
5.1 概述
5.2 基本RS觸發(fā)器
5.2.1 用與非門構(gòu)成的基本RS觸發(fā)器
5.2.2 用或非門構(gòu)成的基本RS觸發(fā)器
5.3 鐘控觸發(fā)器（鎖存器）
5.3.1 鐘控RS觸發(fā)器
5.3.2 鐘控（電平型）D觸發(fā)器
5.4 主從觸發(fā)器
5.4.1 主從RS觸發(fā)器
5.4.2 主從JK觸發(fā)器
5.5 邊沿觸發(fā)器
5.5.1 邊沿（維持-阻塞）D觸發(fā)器
5.5.2 邊沿JK觸發(fā)器
5.6 集成觸發(fā)器
5.6.1 集成D觸發(fā)器
5.6.2 集成JK觸發(fā)器
5.7 其他功能的觸發(fā)器
5.7.1 T觸發(fā)器
5.7.2 T′觸發(fā)器（翻轉(zhuǎn)觸發(fā)器）
5.8 各類觸發(fā)器的相互轉(zhuǎn)換
5.8.1 JK觸發(fā)器轉(zhuǎn)換為D、T、T′和RS觸發(fā)器
5.8.2 D觸發(fā)器轉(zhuǎn)換為JK、T、T′和RS觸發(fā)器
5.9 觸發(fā)器的應(yīng)用
5.9.1 消顫開關(guān)
5.9.2 分頻和雙相時(shí)鐘的產(chǎn)生
5.9.3 異步脈沖同步化
5.10 集成觸發(fā)器的參數(shù)
5.10.1 觸發(fā)器的靜態(tài)參數(shù)
5.10.2 觸發(fā)器的動(dòng)態(tài)參數(shù)
5.11 習(xí)題

第6章 同步時(shí)序邏輯電路
6.1 概述
6.2 時(shí)序邏輯電路的結(jié)構(gòu)和類型
6.2.1 時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn)
6.2.2 時(shí)序邏輯電路的分類
6.3 同步時(shí)序邏輯電路的分析
6.3.1 分析步驟
6.3.2 分析舉例
6.4 同步時(shí)序邏輯電路的設(shè)計(jì)
6.4.1 設(shè)計(jì)步驟
6.4.2 建立原始狀態(tài)圖（或狀態(tài)表）
6.4.3 狀態(tài)化簡(jiǎn)
6.4.4 狀態(tài)分配
6.4.5 同步時(shí)序電路設(shè)計(jì)舉例
6.5 計(jì)數(shù)器及其應(yīng)用
6.5.1 計(jì)數(shù)器的特點(diǎn)和分類
6.5.2 n位二進(jìn)制計(jì)數(shù)器
6.5.3 十進(jìn)制計(jì)數(shù)器
6.5.4 利用反饋歸0法和反饋置數(shù)法構(gòu)成任意進(jìn)制計(jì)數(shù)器
6.5.5 計(jì)數(shù)器容量的擴(kuò)展
6.6 寄存器
6.6.1 鎖存器
6.6.2 基本寄存器
6.6.3 移位寄存器
6.6.4 移位寄存器型計(jì)數(shù)器
6.7 同步時(shí)序邏輯電路的應(yīng)用
6.7.1 計(jì)數(shù)器用作分頻器
6.7.2 計(jì)數(shù)型序列信號(hào)發(fā)生器
6.8 習(xí)題

第7章 異步時(shí)序邏輯電路
7.1 異步時(shí)序邏輯電路的分類及特點(diǎn)
7.2 脈沖異步時(shí)序邏輯電路
7.2.1 脈沖異步時(shí)序邏輯電路的分析
7.2.2 脈沖異步時(shí)序邏輯電路的設(shè)計(jì)
7.3 電平異步時(shí)序邏輯電路
7.3.1 電平異步時(shí)序邏輯電路的分析
7.3.2 電平異步時(shí)序邏輯電路中的競(jìng)爭(zhēng)與險(xiǎn)象
7.3.3 電平異步時(shí)序邏輯電路的設(shè)計(jì)
7.4 異步計(jì)數(shù)器的原理與應(yīng)用
7.5 習(xí)題

第8章 硬件描述語言Verilog HDL
8.1 Verilog HDL概述
8.2 Verilog HDL基本語法
8.2.1 標(biāo)識(shí)符
8.2.2 數(shù)值和常數(shù)
8.2.3 數(shù)據(jù)類型
8.2.4 Verilog HDL的基本結(jié)構(gòu)
8.3 Verilog HDL的操作符
8.3.1 算術(shù)操作符
8.3.2 關(guān)系操作符
8.3.3 等價(jià)操作符
8.3.4 位操作符
8.3.5 邏輯操作符
8.3.6 縮減操作符
8.3.7 移位操作符
8.3.8 條件操作符
8.3.9 拼接和復(fù)制操作符
8.4 基本邏輯門電路的Verilog HDL
8.4.1 與門的Verilog HDL描述
8.4.2 或門的Verilog HDL描述
8.4.3 非門的Verilog HDL描述
8.4.4 與非門的Verilog HDL描述
8.4.5 或非門的Verilog HDL描述
8.4.6 緩沖器電路的Verilog HDL描述
8.4.7 與或非門的Verilog HDL描述
8.5 Verilog HDL的描述方式
8.5.1 門級(jí)描述
8.5.2 數(shù)據(jù)流級(jí)描述
8.5.3 行為級(jí)描述
8.6 組合邏輯電路的Verilog HDL實(shí)現(xiàn)
8.6.1 數(shù)據(jù)比較器
8.6.2 編碼器
8.6.3 譯碼器
8.7 觸發(fā)器的Verilog HDL實(shí)現(xiàn)
8.7.1 維持-阻塞D觸發(fā)器
8.7.2 集成D觸發(fā)器
8.7.3 邊沿型JK觸發(fā)器
8.7.4 集成JK觸發(fā)器
8.8 時(shí)序邏輯電路的Verilog HDL實(shí)現(xiàn)
8.8.1 移位寄存器
8.8.2 計(jì)數(shù)器
8.8.3 復(fù)雜時(shí)序邏輯電路
8.9 較復(fù)雜的電路設(shè)計(jì)實(shí)踐
8.10 習(xí)題

第9章 脈沖波形的產(chǎn)生與整形
9.1 概述
9.2 555定時(shí)器
9.2.1 555定時(shí)器的內(nèi)部結(jié)構(gòu)
9.2.2 555定時(shí)器的基本功能
9.3 用555定時(shí)器構(gòu)成自激多諧振蕩器
9.3.1 電路結(jié)構(gòu)
9.3.2 工作原理
9.4 用邏輯門構(gòu)成的自激多諧振蕩器
9.5 石英晶體振蕩器
9.6 單穩(wěn)態(tài)觸發(fā)器
9.6.1 用555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
9.6.2 集成單穩(wěn)態(tài)觸發(fā)器
9.6.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
9.7 施密特觸發(fā)器
9.7.1 用555定時(shí)器構(gòu)成施密特觸發(fā)器
9.7.2 施密特觸發(fā)器的應(yīng)用
9.8 習(xí)題
參考文獻(xiàn)